Zaslonska plošča, ki jo proizvaja LCD zaslon za tekoče kristale, se pogosto uporablja v vojaški opremi. Ta zasnova sprejme Spartan-3E FPGA kot strojno opremo. 2 & TImes; 16-mestni LCD-zaslon vključuje grafični krmilnik Sitronix ST7066U za uresničitev znaka ali kitajskega značaja LCD-zaslona. Celozaslonski zaslon, celozaslonski mobilni zaslon in prikaz ene same znake na zaslonu. Vse funkcije se izvajajo v jeziku VHDL, da izpolnjujejo zahteve LCD zaslona in dosežejo različne učinke prikaza.
LCD zasloni s tekočimi kristali imajo zaradi svoje majhnosti, lahke in nizke porabe veliko izbiro. Na primer, kot prikazne plošče za zrakoplove, rezervoarje in ladje se lahko zmanjša prostor, ki ga zaseda prvotni zaslon CRT, lahko zmanjšate težo naprave in povečate mobilnost.
Ta zasnova uporablja grafični znak z vgrajenim grafičnim krmilnikom Si.tronix ST7066U na razvojni plošči Spartan-3E, ki izvaja: (1) prikaz ene znake na poljubnem položaju in prikaz na celotnem zaslonu na celotnem zaslonu; (2) Prikaz znakov po meri (znakov) in prikaza posameznih znakov v celozaslonskem prikazu. Med njimi je grafični krmilnik [1] odgovoren za sprejem krmilnih ukazov in podatkov ter njihovo pošiljanje na LCD zaslon.
1 Grafični krmilnik Sitronix ST7066U
Krmilnik ima tri notranje skladiščne prostore, DD RAM, CGROM in CG RAM, ki jih je treba inicializirati pred pošiljanjem podatkov.
(1) DD RAM (prikaz podatkov RAM)
Koda znaka je shranjena. Fizično ima DD RAM skupno 80 znakov, vsaka vrstica ima 40 znakov, lahko pa se prikaže samo 16, ostale 24 pa niso prikazane. Pred branjem ali pisanjem je treba števec naslovov inicializirati. Števec naslovov lahko ostane nespremenjen ali se samodejno poveča ali zmanjša za 1 po branju ali pisanju.
(2) CG ROM (ROM Generator znakov)
Bitmap pisave, ki vsebuje vsak vnaprej določen znak.
(3) RAM CG (RAM za generiranje znakov)
Vsebuje 8-bitne bitne slike značk po meri. Vsak bit po meri sestavlja 5 točk v 8-bitnih bitnih slikah. Posebna uporaba je enaka kot DD RAM.
1.1 Vmesniški signali s FPGA
Signali LCD in FPGA vmesnika [2] so: (1) omogočajo signal LCD_E; (2) register izbirnega signala LCD_RS; (3) krmilni signal za branje / pisanje LCD_RW; (4) štiri podatkovne linije LCD in podatkovna vrstica StrataFlash SF_D Reuse 11: 8.
1.2 Analiza časa
Vrednost podatkov SF_D 11: 8, LCD_RS, LCD_RW mora biti vzpostavljena in stabilna najmanj 40 ns, preden se LCD_E poviša in LCD_E ostane visok vsaj 230 ns. V številnih aplikacijah je LCD_RW vedno nizek, ker podatki običajno niso prikazani na zaslonu.
Kot je prikazano na sliki 1, se podatki prenašajo v 8-bitnem formatu in so razdeljeni na visoke 4 bitove in nizke 4 bitove. Prvi visoki 4 bit in nato nizki 4 bit imajo interval vsaj 1US. 8-bitna operacija zapisa ima najmanjši interval 40 nas pred naslednjim sporočilom, zakasnitev pa se mora po jasnem ukazu povečati na 1,64 ms.
Zasnova LCD-zaslona na osnovi FPGA
Diagram časovnega diagrama vmesnika LCD prikazovalnika 1
2 zasnova podatkovnega prikaza
2.1. Grafikon toka
Kot je prikazano na sliki 2, prikaz podatkov LCD vsebuje nastavitev za vklop, prikaz konfiguracije, zapisovanje podatkov na zaslon in začetni naslov je treba nastaviti pred pisanjem podatkov.
Zasnova LCD-zaslona na osnovi FPGA
Slika 2 Diagram pretoka LCD prikazovalnika
Kristal razvojne plošče je 50 MHz.
